12th Generation Intel® Core™ Processors

Datasheet, Volume 1 of 2

ID 655258
Date 08/08/2022
Document Table of Contents

DDR I/O Interleaving

Note:The processor supports I/O interleaving, which has the ability to swap DDR bytes for routing considerations. BIOS configures the I/O interleaving mode before DDR training. H /P/U-Processor line packages are optimized only for Non-Interleaving mode (NIL).

There are two supported modes:

  • Interleave (IL)
  • Non-Interleave (NIL)

The following table and figure describe the pin mapping between the IL and NIL modes.

Interleave (IL) and Non-Interleave (NIL) Modes Pin Mapping

IL (DDR4) NIL (DDR4) DDR5 NIL(LPDDR4x) NIL(LPDDR5)
Channel Byte Channel Byte Channel Byte Channel Byte Channel Byte
DDR0 Byte0 DDR0 Byte0 DDR0 Byte0 DDR0 Byte0 DDR0 Byte0
DDR0 Byte1 DDR0 Byte1 DDR0 Byte1 DDR0 Byte1 DDR0 Byte1
DDR0 Byte2 DDR0 Byte4 DDR1 Byte0 DDR2 Byte0 DDR2 Byte0
DDR0 Byte3 DDR0 Byte5 DDR1 Byte1 DDR2 Byte1 DDR2 Byte1
DDR0 Byte4 DDR1 Byte0 DDR2 Byte0 DDR4 Byte0 DDR4 Byte0
DDR0 Byte5 DDR1 Byte1 DDR2 Byte1 DDR4 Byte1 DDR4 Byte1
DDR0 Byte6 DDR1 Byte4 DDR3 Byte0 DDR6 Byte0 DDR6 Byte0
DDR0 Byte7 DDR1 Byte5 DDR3 Byte1 DDR6 Byte1 DDR6 Byte1
DDR1 Byte0 DDR0 Byte2 DDR0 Byte2 DDR1 Byte0 DDR1 Byte0
DDR1 Byte1 DDR0 Byte3 DDR0 Byte3 DDR1 Byte1 DDR1 Byte1
DDR1 Byte2 DDR0 Byte6 DDR1 Byte2 DDR3 Byte0 DDR3 Byte0
DDR1 Byte3 DDR0 Byte7 DDR1 Byte3 DDR3 Byte1 DDR3 Byte1
DDR1 Byte4 DDR1 Byte2 DDR2 Byte2 DDR5 Byte0 DDR5 Byte0
DDR1 Byte5 DDR1 Byte3 DDR2 Byte3 DDR5 Byte1 DDR5 Byte1
DDR1 Byte6 DDR1 Byte6 DDR3 Byte2 DDR7 Byte0 DDR7 Byte0
DDR1 Byte7 DDR1 Byte7 DDR3 Byte3 DDR7 Byte1 DDR7 Byte1

DDR4 Interleave (IL) and Non-Interleave (NIL) Modes Mapping